組合せ論理学と時間論理学

デジタル・エレクトロニクスは、現代の技術進歩の基礎となっています。デジタルデバイスは、ブール論理の原理で作られています。ブール論理は、出力の性質によって組合せ論理と時間論理に分けられる。それぞれのロジックは、現在使用されているさまざまなデジタルコンポーネントを実装するために使用することができます。

組合せロジック

組合せ論理では、出力は単に現在の入力の関数である。出力は前の出力に依存しないので、時間非依存型論理と呼ばれることもある。

2値の入力信号や2値のデータに対してブール演算を行うのが組合せ論理で、データ列に対して組合せ演算を行うのがCPUの演算器と論理器である。半加算器、全加算器、マルチプレクサ、デマルチプレクサ、デコーダ、エンコーダも組合せ論理に基づいて設計されています。

タイミングロジック

タイミング論理とは、ブール論理の一種で、出力が現在の入力と過去の出力の関数となる論理である。ほとんどの場合、出力信号は新たな入力として回路にフィードバックされる。有限状態機械を設計・構築するために、順序論理を使用します。シーケンシャルロジックの基本的な実装はフリップフロップである。フリップフロップはシステムの状態を保持するためのものであり、したがって基本的な記憶素子と考えられる。

タイミングロジックは、さらに同期ロジックと非同期ロジックに分けられる。同期論理回路では、回路内の各フリップフロップに供給される発振信号によって、論理演算が周期的に繰り返されます。この信号はクロックパルスと呼ばれ、論理回路を1回だけ動作させるものである。

同期論理の最大の利点は、そのシンプルさにある。同期ロジックの主な欠点は、使用できるクロック速度が限られていることと、各フリップフロップにクロック信号が必要なことです。その結果、同期回路の速度が制限され、各フリップフロップ素子に信号が分配される際のエネルギー損失が発生する。

非同期ロジックでは、すべてのフリップフロップが同じサイクルでクロックされることはありません。各フリップフロップは、マスタークロック信号または他のフリップフロップの出力によってクロック駆動されます。その結果、非同期式論理回路は同期式論理回路よりもはるかに高速になる。非同期ロジックは有効ですが、設計や実装が難しく、2つの信号が重なると問題が発生する可能性があります。

組合せ論理と逐次論理の違いは何ですか？

-構成論理は現在の入力のみを使用して出力を決定しますが、逐次論理は既存の入力と前の出力を使用して現在の入力を決定します。

-基本的なブール演算の実装には合成論理を、インメモリ要素の作成にはシーケンス論理を用います。