組合せ論理回路、タイミング論理回路

デジタル回路は、離散的な電圧レベルで動作する回路と、その動作を数学的に解釈するために用いられるブール論理である。デジタル回路にはゲートと呼ばれる抽象的な回路素子が使われており、それぞれのゲートは入力の関数としてのみ出力されるデバイスである。デジタル回路は、アナログ回路に存在する信号の減衰やノイズの歪みなどの問題を克服するために使用されます。デジタル回路は、入出力の関係から、組合せ論理回路と時間論理回路に分けられるが、組合せ論理回路は、入出力の関係から、組合せ論理回路と時間論理回路に分けられる。

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出力が現在の入力の関数であるデジタル回路を組合せ論理回路といいます。そのため、組合せ論理回路には状態を保存する機能はない。コンピュータでは、記憶されたデータに対する演算処理は、組合せ論理回路によって行われる。半加算器、全加算器、マルチプレクサ（MUX）、デマルチプレクサ（DeMUX）、エンコーダ、デコーダは、組合せ論理回路の基本的な実装である。また、ALU（Arithmetic Logic Unit）の構成要素のほとんどは、組合せ論理回路で構成されている。

組合せ論理回路は、主にSOP（sum-of-product）ルールとPOS（sum-product）ルールを用いて実装される。回路の独立した動作状態はブール代数で表現される。その後、NOR、NAND、NOTゲートで簡略化し、実装します。

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現在の入力と過去の入力の関数が出力となるデジタル回路（言い換えれば、現在の回路の状態）をタイミング論理回路という。タイミング回路は、現在の入力と前の状態から前の状態を保持する機能を持つ。したがって、タイミング論理回路はメモリを持つと言われ、デジタル回路のデータ保存に使われる。タイミングロジックの最も単純な要素はラッチと呼ばれ、直前の状態（ラッチメモリ／状態）を保持する。ラッチはフリップフロップ（f-flop）とも呼ばれ、その構造上、1つ以上の出力を入力としてフィードバックする組み合わせ回路であり、jk、sr（セットリセット）、t（トグル）、dがよく使われるフリップフロップです。

タイミング論理回路は、ほとんど全てのタイプの記憶素子や有限状態機械に使用されている。有限状態機械は、システムが有限であるデジタル回路モデルです。ほとんどの時相論理回路は、フリップフロップの動作のトリガーとなるクロックを使用しています。論理回路内のすべてのフリップフロップが同時にトリガーされる回路を同期タイミング回路と呼び、同時にトリガーされない回路を非同期回路と呼びます。

実際には、ほとんどのデジタル機器は、組合せ論理回路と時相論理回路が混在している。