VHDL中仿真和综合的主要区别在于仿真用于验证电路的功能，而综合用于编译VHDL并映射到FPGA等实现技术。

通常，硬件描述语言（HDL）是描述电子电路功能的语言。这些语言不同于常规编程语言。HDL有助于描述微处理器和触发器等数字系统。VHDL是一种流行的硬件描述语言。总之，VHDL有助于实现两个目标：仿真和综合。

覆盖的关键领域

1.什么是VHDL中的模拟–定义，功能2.什么是VHDL中的合成–定义，功能3.VHDL中模拟和合成的区别–关键区别的比较

关键术语

HDL，仿真，综合，VHDL

什么是vhdl仿真(simulation in vhdl)？

VHDL中的仿真或仿真程序有助于使用仿真模型来表示与设计接口的逻辑电路来测试逻辑设计。一组仿真模型就是一个试验台。

VHDL模拟器是一种事件驱动的模拟器。因此，每个事务都会添加到特定调度时间的事件队列中。此外，仿真结果也发生了变化。它们是语句执行和事件处理。语句执行是对触发语句的评估，而事件处理指处理队列中的事件。

什么是vhdl语言综合(synthesis in vhdl)？

综合是一个使用预先定义的构建块（如触发器、锁存器和逻辑门）的抽象描述来开发物理系统的过程。它从VHDL描述的电路模型创建门级网络表。最后，综合有助于将VHDL映射到FPGA和ASIC等技术。大多数FPGA**商提供免费工具来合成VHDL，以便与他们的芯片一起使用。

综合工具主要集中在FPGA和ASIC的逻辑设计上。他们不考虑敏感列表，因为他们关注于三个基本逻辑：组合逻辑、边缘敏感存储器（触发器和一些RAM）和电平敏感存储器（锁存器和一些RAM）。

此外，有些VHDL是不可合成的。因此，程序员可以编写VHDL代码，他可以模拟，但不能综合。对于可综合的设计描述，构造应该是综合工具可以接受的。

模拟(simulation)和vhdl语言综合(synthesis in vhdl)的区别

定义

仿真是用输入信号、输出信号和延迟来描述电路行为的过程。但是，综合是使用一组预定义的构建块从抽象描述构建物理系统的过程。因此，这描述了模拟和灵敏度之间的根本区别。

灵敏度列表

此外，simulation（simulator）使用敏感度列表来确定何时运行流程，而synthesis忽略敏感度列表。因此，这是模拟和灵敏度之间的另一个区别。

使用

最重要的是，这种用法导致了模拟和灵敏度之间的主要区别。仿真有助于验证电路的功能，而综合有助于转换VHDL描述以匹配目标技术。

结论

简而言之，程序员或电子设计师可以使用VHDL语言来测试描述逻辑电路的模型。在这里，VHDL涉及到实现两个主要目标；它们是电子设计的模拟和这些设计的综合。VHDL仿真与综合的主要区别在于仿真用于验证电路的功能，综合用于编译VHDL并映射到FPGA等实现技术。

引用

1，“VHDL”，维基百科，维基媒体基金会，2019年5月22日，可在这里。2.VHDL模拟和合成简介，可在此处获得。 2.VHDL仿真与综合简介，